隨著PCI Express標(biāo)準(zhǔn)從第4代 (16.0 GT/s) 進(jìn)化到第5代 (32.0 GT/s)，其信號速率從PCIe 4.0的16GT/s提升到了32GT/s，PCIE 5.0依然使用128/130編碼方式，x16帶寬從64GB/s提升到了128GB/s。

PCIe 4.0和5.0的異同

除了帶寬翻倍之外，PCIe 5.0還帶來了其他變化，例如改變電氣設(shè)計以改善信號完整性，向后兼容PCIe等等。此外，PCIe 5.0還設(shè)計了新標(biāo)準(zhǔn)，減少延遲，并降低長距離傳輸中的信號衰減。

PCIe 4.0和5.0具備許多共同點：兩者均使用 NRZ 調(diào)變、128B/130B 編碼，相同的 2.5×10-13 BER 目標(biāo)以及相同的連接器腳位排列。發(fā)射器使用相同的 FFE 方式，并具有 11 組接頭預(yù)設(shè) (P0-P10)。

相較于PCIe 4.0使用的2-pole、1-zero CTLE響應(yīng)，PCIe 5.0使用4-pole、2-zero CTLE 濾波器響應(yīng)。新的 CTLE 提供更大的彈性，以及從-5到-15 dB更深的增益范圍。PCIe 5.0還增加了第三個參考接收器（DFE）。

速率從16GT/s提升到32GT/s的最大困難，莫過于最大允許損耗從30dB增加到37dB；毫不意外的是，PCIe 5.0通道要求也一并歷經(jīng)了重新定義，因此板卡機電 (CEM) 規(guī)格要求擴充卡只能采用表面黏著貼裝連接器。工程師也因為數(shù)據(jù)速率加倍而面對各種新的驗證挑戰(zhàn)：

• 克服更高的信道損耗及符號間干擾
• 設(shè)計能在更加受限的環(huán)境中，以較小邊際運作的組件及平臺
• 同時在物理層和通訊協(xié)議層進(jìn)行除錯

發(fā)送、接收端測試規(guī)范

發(fā)送端的測項包含：

• Tx Signal Quality Test
• Tx Preset Test
• Tx LEQ Test
• Tx Initial TXEQ Test
• Lane Margining Test
• PLL Test
• CLK Test

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